MODUL 2, PERCOBAAN 2, KONDISI 18




1. Kondisi [Kembali]

Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=0, B2=1


2. Gambar Rangkaian Simulasi [Kembali]



3. Video Simulasi [Kembali]



4. Prinsip Kerja Rangkaian [Kembali]

Prinsip kerja rangkaian T flip-flop ini adalah mengubah JK flip-flop menjadi T flip-flop dengan cara menyatukan input J dan K. Dalam konfigurasi ini, T flip-flop berfungsi sebagai sebuah latch dasar yang dapat menyimpan satu bit informasi.

 Pada kondisi awal percobaan, karena input B0 = 0 dan B1 = 0, maka SET RESET aktif sehingga kedua output langsung dipaksa menjadi 1 tanpa menunggu clock (B2 tidak berpengaruh), karena kedua input set dan reset aktif secara bersamaan, ini menciptakan kondisi yang tidak valid dan tidak stabil, yang sering disebut sebagai kondisi terlarang.

Tetapi jika kondisi diubah, misalnya saat input set diaktifkan (misalnya, diberi logika tinggi), output utama Q akan secara paksa berubah menjadi '1', sementara output komplementernya, Q', akan menjadi '0'. Sebaliknya, jika input reset yang diaktifkan, output Q akan menjadi '0', dan Q' akan menjadi '1'. Dan jika set reset tidak aktif, maka T flip-flop akan bekerja normal, dimana output Q akan berubah (toggle) setiap kali terjadi falling edge sinyal clock (clock berubah dari 1 ke 0).

5. Link Download [Kembali]

Download File Rangkaian (klik disini)
Download Video 
Download Datasheet JK Flip Flop (klik disini)
Download Datasheet Logic Probe (klik disini)
Download Datasheet SW SPDT (klik disini)



 

 

 

Komentar

Postingan populer dari blog ini

MODUL 3 : OPERATIONAL AMPLIFIER

FILTER

TUGAS BESAR