Modul 2 Percobaan 1 Kondisi 19
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=1, B1=0, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care led diganti logicprobe
2. Gambar Rangkaian Simulasi [Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Secara esensial, flip-flop ini
bertindak sebagai memori satu-bit, yang kondisinya ditentukan oleh status set
dan reset. Saat input set aktif (biasanya berlogika tinggi), output Q akan
secara paksa berubah menjadi 1, dan output Q' (Q-not) akan menjadi 0,
mengabaikan input lainnya. Sebaliknya, saat input reset aktif, output Q akan
secara paksa menjadi 0, dan Q' menjadi 1. Kondisi ini tetap stabil selama
sinyal set atau reset yang aktif tersebut dipertahankan. Jika kedua input set
dan reset aktif secara bersamaan, kondisi ini dianggap tidak valid atau
terlarang karena menghasilkan output yang tidak dapat diprediksi atau tidak
stabil.
Prinsip kerja rangkaian ini adalah
memperlihatkan perbedaan cara kerja JK flip-flop dan D flip-flop. Pada JK
flip-flop, output Q hanya berubah pada saat terjadi falling edge clock (saat
clock berubah dari 1 ke 0), dengan perilaku ditentukan oleh input J dan K
(menahan, set, reset, atau toggle), sementara input SET dan RESET dapat
langsung memaksa Q menjadi 1 atau 0 tanpa menunggu clock. Sedangkan pada D
flip-flop, output Q akan selalu menyalin nilai input D setiap kali terjadi
raising edge clock (saat clock berubah dari 0 ke 1). Dengan bantuan logic
probe, rangkaian ini menunjukkan bahwa flip-flop bekerja sinkron terhadap
sinyal clock tertentu dan dapat dikontrol sesuai konfigurasi inputnya.
Komentar
Posting Komentar